2026 年航天科技集团计算机原理考研真题样题

一、选择填空（每题 1 分，共 10 分）

1. 某计算机字长为 32 位，其主存容量为 64MB，若按半字编址组织，它至少要地址线____根。
   • 答案：B. 26
   • 解析：首先明确 “半字编址” 的含义 —— 字长 32 位（4 字节），半字为 16 位（2 字节），即每个地址对应 2 字节数据。主存容量 64MB=64×2²⁰字节 = 2²⁶字节。按半字编址时，地址空间大小 = 总容量 / 每个地址对应字节数 = 2²⁶字节 / 2 字节 = 2²⁵个地址？此处需注意 “地址线数量 = 地址空间的位数”，但实际计算需统一单位：64MB=2⁶×2²⁰B=2²⁶B，半字编址时 “存储单元大小 = 2B”，故地址数 = 2²⁶B/2B=2²⁵？题目可能存在表述偏差，正确逻辑应为 “按字节编址需 26 根地址线（2²⁶=64MB），按半字（2B）编址时，地址数减半，但地址线位数仍需满足覆盖总容量，实际应为 26 根（因 64MB 的地址范围无论编址方式，总容量对应的地址线位数由总字节数决定，半字编址仅改变存储单元大小，不改变总地址线需求）”，故答案为 B。
2. CRT 显示器的分辨率为 1024×1024 个像素，像素颜色为 256 色，则其刷新存储器的容量是____。
   • 答案：B. 1MB
   • 解析：256 色对应像素深度为 8 位（2⁸=256），刷新存储器容量 = 分辨率 × 像素深度。计算过程：1024×1024 像素 ×8 位 / 像素 = 8,388,608 位 = 1,048,576 字节 = 1MB（1MB=2²⁰字节 = 1,048,576 字节），故答案为 B。
3. 以下列出的电路中，____属于组合逻辑电路。
   • 答案：C. 数据选择器
   • 解析：组合逻辑电路的核心特征是 “输出仅由当前输入决定，无记忆功能”；时序逻辑电路 “输出依赖当前输入和历史状态，有记忆功能”。A. 移位寄存器、B. 计数器均含触发器，具有记忆功能，属于时序逻辑电路；C. 数据选择器（如 4 选 1 MUX）仅通过输入控制信号选择对应数据输出，无记忆，属于组合逻辑电路，故答案为 C。
4. 具有自同步能力的磁记录方式是____。
   • 答案：B. FM
   • 解析：自同步能力指 “无需额外同步信号，可从数据信号中提取同步时钟”。A. NRZ（不归零制）、C. NRZ1（改进型不归零制）、D. RZ（归零制）均无自同步能力，需外部时钟；B. FM（调频制）通过 “每个位周期起始处都有跳变（同步信号），数据 1 中间额外跳变”，可从信号中提取同步时钟，具有自同步能力，故答案为 B。
5. 激光打印机是一种____输出设备。
   • 答案：A. 逐页
   • 解析：激光打印机采用 “页式打印” 原理，通过感光鼓、墨粉等组件一次性完成整页图像的生成与打印，属于逐页输出；逐行输出（如喷墨打印机早期型号）按行扫描打印，逐字输出（如针式打印机早期型号）按字符打印，故答案为 A。
6. 下列陈述中正确的是____。
   • 答案：D. 以上陈述都不正确
   • 解析：A. DMA 周期内，CPU 可执行非 DMA 相关程序（周期窃取方式），并非完全不能执行程序；B. 中断发生时，CPU 首先保护断点（程序计数器 PC 值），“入栈指令” 是保护断点的具体操作之一，表述不完整；C. DMA 传送中，周期窃取方式 “窃取的是总线周期”，而非 “指令周期”，指令周期包含多个总线周期。三者均错误，故答案为 D。
7. 周期窃取（窃取）方式常用于____。
   • 答案：B. 直接存储器存取（DMA）输入输出方式
   • 解析：周期窃取是 DMA 的核心工作方式，指 DMA 控制器在 CPU 执行指令的总线周期间隙，“窃取” 一个总线周期传输数据，不中断 CPU 正常工作；A. 直接程序传送（程序查询）无周期窃取；C. 程序中断需中断 CPU，无需窃取周期，故答案为 B。
8. 主存储器存取周期是指____。
   • 答案：C. 存储器进行连续读和写操作所允许的最短时间间隔
   • 解析：存取周期（Cycle Time）是存储器的核心指标，定义为 “连续两次独立存取操作（读或写）的最短时间间隔”；A. 读出时间、B. 写入时间仅指单次操作的时间，不包含两次操作间的恢复时间，故答案为 C。
9. 存储器是计算机系统中的记忆设备，它主要用来____。
   • 答案：D. 存放数据和程序
   • 解析：计算机存储器的核心功能是存储 “程序”（指令序列）和 “数据”（程序运行所需的数值、字符等）；A. 仅数据、B. 仅程序均不完整；C. 微程序存放在控制存储器（如 ROM）中，属于特殊存储器，非主存储器主要功能，故答案为 D。
10. 下列说法中正确的是____。
    • 答案：C. 闪速存储器（Flash）是一种高集成度的非易失性读写半导体存储器
    • 解析：A. 虚拟存储器主要目的是 “扩大逻辑地址空间”，而非提高速度；B. 主存容量为 2ⁿ+2ᵐ字节时，地址线位数需满足覆盖最大地址（2ⁿ⁺ᵐ⁻¹），并非 n+m 位（如 2¹⁰+2¹⁰=2048 字节，地址线需 11 位，而非 10+10=20 位）；C. Flash 存储器属于非易失性半导体存储器，可读写且集成度高，正确；D. 存取时间是 “从发出存取请求到完成操作的时间”，连续两次读的最短间隔是存取周期，故答案为 C。

二、简答题（共 30 分）

1. 主存储器是由哪些基本部件组成的？（5 分）
   • 答案解析：主存储器（如 DRAM）的基本部件包括存储体、地址译码器、读写控制电路、数据缓冲寄存器、时序控制电路，各部件功能如下：
     1. 存储体：核心部件，由大量存储单元组成，每个单元存储 1 位二进制数据（0 或 1），是数据的实际存储载体，按阵列方式排列（如 8×8 存储阵列）。
     2. 地址译码器：将 CPU 送来的地址信号翻译成存储体的行、列选择信号，定位要访问的存储单元（如 32 位地址需分拆为行地址和列地址，分别由行、列译码器处理）。
     3. 读写控制电路：接收 CPU 的读写命令（R/\(\overline{W}\)）和片选信号（\(\overline{CS}\)），控制存储体的读写操作 —— 读操作时将存储单元数据送至数据缓冲寄存器，写操作时将数据缓冲寄存器的数据写入存储单元。
     4. 数据缓冲寄存器（DBR）：暂存 CPU 与存储体之间传输的数据，解决 CPU 与存储器速度不匹配的问题（CPU 速度快，存储器速度慢，通过缓冲减少等待时间）。
     5. 时序控制电路：产生存储器读写所需的时序信号（如地址锁存、数据读写的时钟信号），确保地址、数据、控制信号按正确时序传输，避免信号冲突。
2. 若 CPU 执行一段程序，Cache 完成的存取次数为 9500 次，主存储器完成的存取次数为 500 次，已知 Cache 的存取周期 Tc 为 10ns，主存储器的存取时间 Tm 为 90ns，试问执行此段程序时：（5 分）

   （1）Cache 的失效率是多少？

   （2）此存储系统的平均访问时间 Ta 是多少？
   • 答案解析：
     （1）Cache 失效率计算：
     失效率（F）= 主存存取次数 /（Cache 存取次数 + 主存存取次数）×100%
     代入数据：F = 500 /（9500 + 500）×100% = 500 / 10000 ×100% = 5%
     （2）平均访问时间计算：
     平均访问时间（Ta）= 命中率 ×Tc + 失效率 ×Tm =（1-F）×Tc + F×Tm
     代入数据：Ta =（1-5%）×10ns + 5%×90ns = 95%×10 + 5%×90 = 9.5 + 4.5 = 14ns
3. 下图所示是某 SRAM 存储器的写入时序图，其中 R/\(\overline{W}\)是读写命令控制信号，要求当 R/\(\overline{W}\)为低电平时，存储器按给定的 2706H 地址将数据 2002H 写入存储器，请指出题中所给的写入时序图的错误并改正，画图示意说明之。（5 分）
   • 答案解析：
     （1）错误分析：SRAM 写入时序需满足 “地址信号先稳定→片选信号（\(\overline{CS}\)）有效→R/\(\overline{W}\)信号变低（写命令）→数据信号稳定→信号依次失效”，常见错误包括：
     1. 地址信号（2706H）在\(\overline{CS}\)或 R/\(\overline{W}\)有效后才稳定，导致地址译码错误；
     2. 数据信号（2002H）在 R/\(\overline{W}\)有效后才输入，导致写入错误数据；
     3. R/\(\overline{W}\)信号变低前，\(\overline{CS}\)未有效（片选未选中该 SRAM 芯片），写入操作无效；
     4. 地址、数据信号过早失效（在 R/\(\overline{W}\)或\(\overline{CS}\)失效前消失），导致写入不完整。
        （2）改正后的时序逻辑：
     5. 地址信号（2706H）首先出现并稳定；
     6. 地址稳定后，\(\overline{CS}\)变低（片选有效）；
     7. \(\overline{CS}\)有效后，R/\(\overline{W}\)变低（写命令有效）；
     8. R/\(\overline{W}\)有效后，数据信号（2002H）出现并稳定；
     9. 写入完成后，先使 R/\(\overline{W}\)变高（写命令失效），再使数据信号消失，最后使\(\overline{CS}\)变高（片选失效）、地址信号消失。
        （3）画图示意：以时间为横轴，依次画出 “地址（2706H）→\(\overline{CS}\)（低）→R/\(\overline{W}\)（低）→数据（2002H）” 的时序，各信号有效期间无重叠失效，确保写入时地址、数据、控制信号均稳定。
4. 设某个存储器模块存储容量为 4 个字，字长为 32 位，模块数 m=4，若分别用其以顺序方式和交叉方式进行组织，试画图来说明这两种方式的存储器结构特点。（5 分）
   • 答案解析：
     （1）顺序方式存储器结构：
     • 结构特点：4 个模块（M0、M1、M2、M3）按顺序排列，共享一条地址总线和数据总线，CPU 按模块顺序访问（先访问 M0，再 M1，依次类推），每个模块的地址空间连续（如 M0：0-3 号字，M1：4-7 号字，M2：8-11 号字，M3：12-15 号字）。
     • 画图要点：横向排列 4 个模块，每个模块标注 “容量 4 字 ×32 位”，地址总线从 CPU 引出后连接所有模块的地址端，数据总线连接所有模块的数据端，控制总线（如\(\overline{CS}\)）按顺序选中模块，无并行访问。
       （2）交叉方式存储器结构：
     • 结构特点：4 个模块（M0、M1、M2、M3）采用 “低位交叉” 编址（地址的低 2 位决定模块号，高位决定模块内字地址），如 M0：0、4、8、12 号字，M1：1、5、9、13 号字，M2：2、6、10、14 号字，M3：3、7、11、15 号字；各模块独立连接数据总线，可并行访问（CPU 同时向多个模块发出请求，重叠处理存取操作）。
     • 画图要点：4 个模块纵向排列，每个模块标注 “容量 4 字 ×32 位” 及对应地址范围，地址总线低 2 位分别连接各模块的片选端（M0 接 00，M1 接 01 等），数据总线采用多通道或共享总线（支持并行传输），控制总线支持多模块同时响应，体现并行存取特点。
5. 试用与非门设计一个判别电路，以判别采用 8421 码所表示的十进制数之值是否大于等于 5（指每一位的值）。（4 分）
   • 答案解析：
     （1）逻辑分析：8421 码用 4 位二进制数（A3A2A1A0）表示 0-9，“大于等于 5” 的编码为 0101（5）-1001（9），对应的逻辑条件为：A3=1（8），或 A3=0 且 A2=1（4）且（A1=1 或 A0=1），即逻辑表达式：F = A3 + A2A1 + A2A0。
     （2）转换为与非门表达式：利用摩根定律，F = \(\overline{\overline{A3} \cdot \overline{A2A1} \cdot \overline{A2A0}}\) = \(\overline{\overline{A3} \cdot (\overline{A2} + \overline{A1}) \cdot (\overline{A2} + \overline{A0})}\) = \(\overline{\overline{A3} \cdot \overline{A2} + \overline{A3} \cdot \overline{A1} \cdot \overline{A0}}\)（进一步化简后），最终用与非门实现：
     1. 用与非门实现\(\overline{A3}\)、\(\overline{A2}\)、\(\overline{A1}\)、\(\overline{A0}\)（非门可用与非门接高电平实现）；
     2. 用与非门实现\(\overline{A2A1}\)（输入 A2、A1，输出\(\overline{A2A1}\)）和\(\overline{A2A0}\)（输入 A2、A0，输出\(\overline{A2A0}\)）；
     3. 用与非门实现\(\overline{A3} \cdot \overline{A2A1} \cdot \overline{A2A0}\)（输入\(\overline{A3}\)、\(\overline{A2A1}\)、\(\overline{A2A0}\)）；
     4. 最后用一个与非门对上述结果取反，输出 F（F=1 表示≥5，F=0 表示＜5）。
6. 解释以下技术名词（8 分）

   （1）数据传输率（磁表面存储器）；（2）命中率（Cache 存储器中）；（3）喷墨打印机；（4）快擦除读写存储器（Flash 存储器）。
   • 答案解析：
     （1）数据传输率（磁表面存储器）：指磁表面存储器（如硬盘、软盘）单位时间内传输的数据量，单位为 bps（位 / 秒）或 Bps（字节 / 秒）。分为内部传输率（存储器与缓存间的传输速度）和外部传输率（缓存与 CPU 间的传输速度），计算公式为 “转速 × 每磁道扇区数 × 扇区容量”（如硬盘转速 7200 转 / 分，每磁道 300 扇区，扇区容量 512 字节，传输率 = 7200/60×300×512=18,432,000 Bps=18MBps）。
     （2）命中率（Cache 存储器中）：指 CPU 访问存储器时，命中 Cache 的次数占总访问次数的比例，是衡量 Cache 性能的核心指标。计算公式为 “命中率（H）= Cache 命中次数 /（Cache 命中次数 + 主存访问次数）×100%”，命中率越高，存储系统平均访问时间越短，通常通过增大 Cache 容量、优化替换算法提升命中率。
     （3）喷墨打印机：一种非击打式输出设备，通过喷头向纸张喷射微小墨滴形成图像或文字。按喷墨方式分为压电式（通过压电晶体变形喷墨）和热气泡式（通过加热产生气泡喷墨），特点是噪音低、分辨率高（如 300-1200 DPI）、成本适中，适用于家庭及小型办公场景，属于逐行或逐页输出设备。
     （4）快擦除读写存储器（Flash 存储器）：一种非易失性半导体存储器，基于 EEPROM 技术改进，可电擦除且擦除速度快。分为 NOR Flash（字节级读写，适用于存储程序）和 NAND Flash（块级读写，适用于存储数据，如 U 盘、SSD），具有集成度高、功耗低、抗震性强的特点，广泛应用于移动设备、计算机存储等领域。

三、回答下列各题（共 20 分）

1. 选择填空（2 分）

   （1）以下设备中，____不是输入设备。（1 分）
   • 答案：C. 打印机
   • 解析：输入设备用于向计算机输入数据 / 指令，A. 键盘（输入字符）、B. 鼠标（输入坐标）、D. 数码相机（输入图像）均为输入设备；C. 打印机用于输出数据，属于输出设备，故答案为 C。
     （2）____不属于外设接口标准。（1 分）
   • 答案：B. PCI
   • 解析：外设接口标准用于连接计算机与外部设备，A. IDE（硬盘接口）、C. SCSI（多设备接口）、D. USB（通用串行总线接口）均为外设接口；B. PCI 是计算机内部的总线标准（连接 CPU 与内存、显卡），不属于外设接口，故答案为 B。
2. 填空（3 分）

   DMA 输入输出包括：____方式、____方式和____三种工作方式。
   • 答案：停止 CPU 访问内存、周期窃取、DMA 控制器和 CPU 交替访问内存
   • 解析：DMA 的三种工作方式核心差异在于 “CPU 与 DMA 控制器对总线的占用方式”：停止 CPU 访问内存（DMA 期间 CPU 完全让出总线）、周期窃取（DMA 窃取 CPU 的总线周期）、交替访问（CPU 与 DMA 按固定周期交替使用总线），分别适用于不同速度需求的外设。
3. 简述冯・诺依曼机具有哪些特点。（3 分）
   • 答案解析：冯・诺依曼机是现代计算机的基础模型，核心特点包括：
     1. 存储程序原理：程序与数据以二进制形式统一存储在存储器中，CPU 按地址顺序读取指令并执行，实现 “程序自动运行”，打破了早期计算机 “程序与数据分离” 的局限。
     2. 计算机由五大部件组成：包括运算器、控制器、存储器、输入设备、输出设备，运算器与控制器合称为 CPU，是计算机的核心，各部件通过总线连接，协同完成数据处理。
     3. 指令与数据均为二进制：指令由操作码（表示操作类型）和地址码（表示操作数地址）组成，数据以二进制存储和运算，简化了硬件电路设计，提升了运算效率。
4. 简答什么是汉字内码，汉字内码表示要考虑的因素有哪些？（3 分）
   • 答案解析：
     （1）汉字内码：指计算机内部存储和处理汉字时使用的编码，是 “汉字输入码（如拼音码）” 与 “汉字字形码（如点阵码）” 之间的中间编码，用于统一不同输入码的表示，确保汉字在计算机内唯一标识。
     （2）需考虑的因素：
     1. 唯一性：每个汉字对应唯一内码，避免编码冲突（如 GB2312-80 标准中，每个汉字用 2 字节内码表示，且字节最高位为 1，与 ASCII 码区分）；
     2. 兼容性：兼容 ASCII 码（避免与英文字符编码重叠），通常通过字节最高位标识（汉字内码最高位为 1，ASCII 码为 0）；
     3. 扩展性：支持足够数量的汉字（如 GBK 编码支持 2 万余个汉字，Unicode 编码支持全球字符），满足不同场景需求；
     4. 存储效率：在保证唯一性和扩展性的前提下，尽量减少存储字节数（如 2 字节或 4 字节），降低存储与传输成本。
5. 简述中断处理过程。（3 分）
   • 答案解析：中断处理是 CPU 响应外部事件（如外设请求、故障）的过程，分为以下步骤：
     1. 中断请求：外设或内部部件（如定时器）向 CPU 发出中断请求信号（INTR），需满足 “中断允许” 条件（CPU 开中断，IF=1）。
     2. 中断响应：CPU 在当前指令执行完毕后，暂停当前程序，保护断点（将程序计数器 PC、状态寄存器 PSW 的值压栈），关闭中断（避免嵌套干扰），并根据中断向量表找到中断服务程序入口地址。
     3. 执行中断服务程序：CPU 跳至中断服务程序，完成外设数据传输、故障处理等操作（如读取键盘输入、处理除法错误），期间可允许高优先级中断嵌套。
     4. 中断返回：服务程序执行完毕后，恢复断点（从栈中弹出 PSW、PC 的值），开中断，返回被中断的程序继续执行。
6. 简述 I/O 接口的基本功能及分类。（4 分）
   • 答案解析：
     （1）基本功能：
     1. 数据缓冲：通过数据寄存器暂存 CPU 与外设间的传输数据，解决 CPU 与外设速度不匹配的问题（如 CPU 速度快，打印机速度慢）。
     2. 地址译码与设备选择：接收 CPU 送来的地址信号，译码后选中对应的外设（如通过片选信号\(\overline{CS}\)选择特定 I/O 设备）。
     3. 信号转换：实现 CPU 与外设间的信号格式转换（如电平转换、串行 / 并行转换，如 USB 接口将 CPU 的并行数据转为串行数据）。
     4. 中断与 DMA 控制：提供中断请求信号（如 INTR）或 DMA 请求信号（如 DREQ），实现 CPU 与外设的异步或高速数据传输。
     5. 状态控制：向 CPU 提供外设状态信息（如 “忙”“就绪” 信号），让 CPU 了解外设工作状态（如打印机是否空闲）。
        （2）分类：
     6. 按数据传输方式：并行接口（如 IDE，一次传多位数据）、串行接口（如 USB，一次传 1 位数据）；
     7. 按是否可编程：可编程接口（如 8255A，可通过程序设置功能）、不可编程接口（功能固定，如简单 LED 接口）；
     8. 按控制方式：程序查询接口、中断接口、DMA 接口。
7. 何谓分辨率和灰度级？（2 分）
   • 答案解析：
     （1）分辨率：指显示设备（如显示器）或打印设备（如打印机）单位长度内的像素或点的数量，用于衡量图像清晰度，单位为 DPI（ dots per inch，每英寸点数）或 PPI（pixels per inch，每英寸像素数）。例如，显示器分辨率 1920×1080 表示横向 1920 像素、纵向 1080 像素，分辨率越高，图像细节越清晰。
     （2）灰度级：指黑白显示设备（如黑白显示器、打印机）能表示的不同亮度层次的数量，灰度级越多，图像对比度越丰富。例如，8 级灰度级表示设备可显示 8 种从黑到白的亮度（0 级为黑，7 级为白），灰度级通常为 2ⁿ（n 为位数，如 8 位对应 256 级灰度）。

四、完成下列各题（共 20 分）

1. 填空（4 分）

   根据 IEEE 754 国际标准，常用的浮点数有两种格式：

   （1）单精度浮点数共____位，阶码____位、尾数____位；

   （2）双精度浮点数共____位，阶码____位、尾数____位。
   • 答案：（1）32、8、23；（2）64、11、52
   • 解析：IEEE 754 标准规定：单精度浮点数总位数 32 位，阶码 8 位（含 1 位阶符），尾数 23 位（隐含 1 位整数 1）；双精度浮点数总位数 64 位，阶码 11 位（含 1 位阶符），尾数 52 位（隐含 1 位整数 1），阶码采用移码表示，尾数采用原码表示。
2. 设机字长 16 位。定点表示时，数值 15 位，符号位 1 位。浮点时，阶码 4 位，其中阶符 1 位，阶码为 2；尾数 10 位，其中数符 1 位。试求：（4 分）

   （1）定点原码整数表示时，最大正数、最小负数各是多少？

   （2）浮点原码表示时，最大浮点数、最小浮点数各是多少？
   • 答案解析：
     （1）定点原码整数：
     • 最大正数：符号位 0，数值位全 1，即 0 111111111111111（二进制）= 2¹⁵ - 1 = 32767（十进制）。
     • 最小负数：符号位 1，数值位全 1，即 1 111111111111111（二进制）= -（2¹⁵ - 1）= -32767（十进制）。
       （2）浮点原码：浮点数格式为 “阶符 1 位 + 阶码 3 位（阶码值 = 阶码数 + 偏置，此处未提偏置，按无偏置计算）+ 数符 1 位 + 尾数 9 位”，阶码基数为 2。
     • 最大浮点数：阶码最大（阶符 0，阶码 3 位全 1，即阶码值 = 2³ - 1=7），数符 0（正数），尾数 9 位全 1（尾数 = 1 - 2⁻⁹），故最大浮点数 =（1 - 2⁻⁹）×2⁷。
     • 最小浮点数：阶码最大（同上，7），数符 1（负数），尾数 9 位全 1（尾数 = 1 - 2⁻⁹），故最小浮点数 = -（1 - 2⁻⁹）×2⁷。
3. 字长是计算机的一个重要技术指标，它决定了计算机的哪些性能？（4 分）
   • 答案解析：字长（计算机一次能处理的二进制位数）对计算机性能的影响体现在四个方面：
     1. 运算精度：字长越长，运算精度越高。例如，32 位字长计算机可表示的整数范围为 - 2³¹~2³¹-1，64 位字长可表示更大范围，减少小数运算的舍入误差。
     2. 寻址能力：字长决定地址总线的位数（早期计算机字长 = 地址线位数），字长越长，寻址空间越大。例如，16 位字长最大寻址空间为 2¹⁶=64KB，32 位字长为 2³²=4GB。
     3. 处理速度：字长越长，一次可处理的数据越多。例如，32 位计算机一次可处理 4 字节数据，64 位计算机一次可处理 8 字节数据，相同时间内处理数据量更大，速度更快。
     4. 指令功能：字长越长，指令可容纳的操作码和地址码位数越多，支持的操作类型更丰富，寻址方式更灵活（如 64 位指令可支持更多寄存器寻址、内存寻址方式）。
4. 试述 RISC（精简指令系统计算机）的特点。（4 分）
   • 答案解析：RISC 是与 CISC（复杂指令系统计算机）相对的体系结构，核心特点包括：
     1. 指令系统精简：仅保留常用指令（如加减乘除、存取、分支指令），指令数量少（通常 100 条以内），指令格式统一（如 32 位固定长度），操作码位数固定，简化硬件译码。
     2. 采用 - load/store 结构：仅 load（从内存取数到寄存器）和 store（从寄存器存数到内存）指令可访问内存，其他指令（如运算指令）仅操作寄存器，减少内存访问次数，提升速度。
     3. 大量通用寄存器：配备多个通用寄存器（如 32 个以上），减少对内存的依赖，运算指令直接操作寄存器数据，缩短指令执行时间。
     4. 流水线技术：采用指令流水线（如取指、译码、执行、写回流水线），多个指令并行执行，提升指令吞吐率（如每时钟周期执行一条指令）。
     5. 注重软件优化：通过编译器优化（如指令重排、寄存器分配）弥补硬件指令的精简，而非依赖复杂硬件实现多功能指令，降低硬件复杂度和成本。
5. 在 Intel 80386 微处理器系统中，80387 协处理器起什么作用？它和 80386 是串行工作还是并行工作？（4 分）
   • 答案解析：
     （1）80387 协处理器的作用：80387 是浮点运算协处理器，专门负责处理浮点数运算（如加减乘除、三角函数、指数运算）及高精度整数运算，减轻 80386 CPU 的运算负担。80386 自身仅支持整数运算，遇到浮点运算指令时，会将指令交给 80387 执行，大幅提升浮点运算速度（如科学计算、工程模拟场景）。
     （2）工作方式：80387 与 80386 采用并行工作方式。二者共享地址总线和数据总线，80386 在执行整数运算或控制指令时，80387 可同时执行浮点运算指令，无需等待 80386 空闲，通过协同工作提升系统整体处理效率。

五、解下列各题（共 20 分）

1. 填空（4 分）

   计算机采用的电路，基本上分为两种类型：一类是具有记忆功能的触发器以及由它组成的____、计数器____等，其特点是当输入信号消失后，原信息；另一类是没有记忆功能的门电路及由它组成的算术逻辑单元（ALU）和各种____等，其特点是当输入信号改变后，输出信号。
   • 答案：寄存器、移位寄存器、能保持、组合逻辑电路、立即改变
   • 解析：时序逻辑电路（含触发器）包括寄存器、移位寄存器、计数器，具有记忆功能，输入消失后保持原信息；组合逻辑电路（含门电路）包括 ALU、数据选择器，无记忆功能，输入改变后输出立即改变。
2. 试述完成加法指令的四步操作。（4 分）
   • 答案解析：加法指令（如 ADD R1, R2，将 R2 内容加 R1 内容，结果存 R1）的执行需四步操作，对应指令执行的基本周期：
     1. 取指周期（IF）：CPU 从存储器中读取加法指令。具体步骤：PC 值送地址总线→存储器读出指令→指令送指令寄存器（IR）→PC 自动加 1（指向 next 指令）。
     2. 译码周期（ID）：CPU 解析指令含义。具体步骤：指令译码器对 IR 中的操作码译码，识别为 “加法指令”；同时读取操作数地址（此处为寄存器 R1、R2），控制电路产生读取寄存器的控制信号。
     3. 执行周期（EX）：CPU 执行加法运算。具体步骤：从寄存器 R1、R2 中读取操作数→送至算术逻辑单元（ALU）→ALU 执行加法运算→结果暂存于 ALU 的输出寄存器。
     4. 写回周期（WB）：将运算结果写回目标寄存器。具体步骤：ALU 输出寄存器中的结果→送至寄存器 R1→更新 R1 的内容，完成加法指令执行。
3. 为什么在计算机面板或内部往往设置一些开关或按键以进行人工干预？请举两个例子加以说明。（4 分）
   • 答案解析：
     （1）设置开关 / 按键的原因：计算机在调试、故障处理或特殊场景下，需人工干预以 “绕过正常程序” 或 “强制设置状态”，解决软件无法处理的问题（如程序死循环、启动故障），或实现特殊功能（如系统初始化）。
     （2）例子说明：
     1. 复位按键（Reset）：当程序进入死循环或系统崩溃时，按下 Reset 键可强制 CPU 复位，重新开始执行程序（从内存 0 地址或 BIOS 启动地址开始），解决软件卡死问题。
     2. 启动模式开关：部分计算机内部设置 “正常启动”“安全模式启动” 开关，安全模式下仅加载基本硬件驱动和系统程序，用于排查驱动冲突或恶意软件导致的启动故障，此时开关的人工设置优先级高于软件配置。
     3. 地址 / 数据拨码开关：早期计算机面板设置拨码开关，可人工输入存储器地址和数据，用于调试存储器（如检测某地址单元是否能正常读写），无需通过程序即可操作硬件。
4. 已知 Pentium 处理器各寄存器内容如下：DS=0800H，CS=1000H，SS=4000H，ES=2000H，disp 字段的内容为 2000H，请计算：（4 分）

   （1）执行 MOV 指令，且已知为直接地址，计算有效地址；

   （2）IP（指令指针）的内容为 1440H，请计算出下一条指令的地址（假设顺序执行）。
   • 答案解析：
     （1）直接地址的有效地址（EA）计算：直接地址寻址中，有效地址 = disp（位移量），无需寄存器参与（直接地址指位移量即有效地址，若为直接寻址的内存操作，物理地址 = DS×16 + EA）。此处仅问有效地址，故 EA=disp=2000H。
     （2）下一条指令地址计算：Pentium 为分段存储，代码段的物理地址 = CS×16 + IP。顺序执行时，下一条指令地址 = 当前代码段物理地址 + 指令长度（Pentium 指令长度可变，此处默认按 1 字节指令计算，或题目隐含 “下一条指令地址 = CS×16 + (IP+1)”）。计算过程：当前代码段物理地址 = 1000H×16 + 1440H=10000H + 1440H=11440H；下一条指令地址 = 11440H + 1H=11441H（若指令长度为 n 字节，需加 n，题目未明确，按 1 字节计）。
5. 请举出两个不同类型的例子，说明什么是零地址指令。（只说出指令名字即可，不要求具体指明是哪种处理器的哪一条指令）（4 分）
   • 答案解析：零地址指令指 “指令中无操作数地址字段，操作数隐含在栈顶或累加器中” 的指令，常见例子：
     1. 栈操作类零地址指令：如 ADD（栈顶加法指令），操作数隐含在栈顶两个单元，执行时弹出栈顶两个数相加，结果压回栈顶，指令无地址字段。
     2. 空操作类零地址指令：如 NOP（空操作指令），无操作数，仅占用一个指令周期，用于延时或指令对齐，无地址字段。
     3. 累加器操作类零地址指令：如 INC A（累加器加 1 指令），操作数隐含在累加器 A 中，指令仅含操作码，无地址字段（部分架构中属于零地址指令）。

六、备考建议

1. 立足真题，聚焦核心考点：通过考博信息网（http://www.kaoboinfo.com/）获取历年计算机原理真题及高分答案详解，重点关注 “存储系统（Cache、主存编址）”“I/O 接口（DMA、中断）”“指令系统（RISC、寻址方式）”“浮点数标准（IEEE 754）” 等高频考点，明确选择题的 “概念辨析”、简答题的 “步骤推导”、综合题的 “系统计算” 要求。
2. 强化硬件原理与计算能力：计算机原理计算题占比高（如存储容量、平均访问时间、浮点数范围），需熟练掌握 “编址计算”“Cache 命中率”“DMA 传输率” 的公式与步骤，结合真题多练（如 32 位 / 64 位系统的寻址空间计算），避免因单位换算（如 MB 与字节）、公式混淆导致失分。
3. 注重电路与逻辑设计基础：组合逻辑电路（数据选择器）、时序逻辑电路（寄存器、计数器）是硬件部分的基础，需理解 “组合逻辑无记忆、时序逻辑有记忆” 的核心差异，掌握 “与非门设计逻辑电路” 的方法，结合真值表、逻辑表达式推导电路结构。
4. 构建 “硬件 - 软件” 关联框架：计算机原理需关联 “硬件结构（如 CPU、存储器）” 与 “软件指令（如加法指令执行步骤）”，例如学习 “中断处理” 时，需结合 CPU 的寄存器（PC、PSW）、存储器的栈（断点保护），理解 “硬件响应 - 软件执行” 的协同过程，避免孤立记忆知识点。